／ FPGA及ASIC合成驗證及硬體實現方案／ 產品解決方案
 
 
 
可與 The Mathworks 公司之 Simulink DSP 設計工具配合使用，產生可合成的 RTL 程式碼和 FPGA 測試程式；產生之 RTL 程式碼亦可適用於 ASIC 。
 

 
 

． Rapidly create technology-independent DSP algorithm models
． Comprehensive DSP library with full multi-rate and fixed-point support
． Easy floating and fixed-point conversion and analysis
． User-extensible and customizable IP methodology
． DSP Synthesis engine creates optimized RTL implementation and testbench
． Powerful system-wide optimizations for performance, area, and multi-channelization tradeoffs
 
 

Synplify Pro 以其獨特 BEST™ 技術能更快速處理現今百萬閘高密度 FPGA ，且合成出更高的效能、更小的面積，為公認最卓越且最專業的 FPGA 合成工具 。

   
 


 
 
採用‘基於圖形'的實體合成技術來提供更精確的時序估計，產生最佳的邏輯位置配置及 Netlist ，以達到快速時序收斂的效果，此外並包含有 FPGA 硬體的 RTL 除錯功能 。
   
 

．Complete high-frequency and microwave integrated circuit(IC) design system
．Advanced architecture with a modern, object-oriented unified data model
．Accurate three dimensional(3D) planar method-of-moments(MoM)electromagnetic(EM)
　simulation
．State-of-the-art harmonic balance simulation technology
．Integrated HSPICE time-domain simulation
．Integrated electrical rule checking(ERC) and design rule checking(DRC)
．Complete foundry process design kits(PDKs)
．Open, standard-based library/PDK development environment
．Arbitrary swept variable analysis
．Open platform with COM-based application programming interface(API)
 
 
能在 FPGA 系統正常速度運作之下，快速找到問題及修正錯誤。直接在 RTL source code 中設定所要截取的訊號及 Trigger 條件，不但能產生訊號波形圖且能直接在 RTL code 上分析截取的訊號值。
   
 

． Instrument and debug your FPGA directly from RTL source code
． Internal design visibility at full speed
． Incremental iteration
． Debug and display results
 
 
HAPS為ASIC原型中一個模組化、高成效及高擴充的FPGA系統，HAPS包含多重FPGA主機版，標準或客製化子母版，以不同方式進行以便快速組裝ASIC原型系統。快速組裝是由很多標準擴充子卡包括影像處理、記憶體和乙太網路介面、USB、PCI Express和ARM®核心模組搭配而成。