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Riviera－ASIC和FPGA 驗證作業方案

＜產品簡介＞
Riviera是一個強力且高效能的ASIC和高密度 FPGA 驗證作業環境，可支援Unix、Windows和Linux等平台。Riviera能支援VHDL 及 Verilog等混合語言模擬技術，並應用於系統驗證。Riviera和系統平台搭配將可模擬任何設計，包含： Verilog netlists， 而且可自動地將模擬任務分配給新的系統平台引擎及標準模擬引擎。 除了Verilog性能外， Riviera還透過最佳化Vital元件庫，使VHDL時序模擬執行時間縮短了3倍。Riviera亦具備與MATLAB及Simulink的連結的介面，可直接和MATLAB/Simulink做溝通

＜功能特色＞
■可支援下列語言，如：VHDL、Verilog、EDIF、 SystemC、 SystemVerilog、 OVA、及PSL等等
■可支援不同混合語言的模擬，如：VHDL/Verilog/SystemC/SystemVerilog
■具備除錯及分析功能
■可做協同模擬，如：MATLAB/Simulink的co-simulation
■支援32位元的作業系統，如：Linux, Solaris, Windows® XP/2000/NT
■支援32位元的作業系統，如：Linux (AMD Opteron64)