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HDL Coder與Altera DSP Builder 的搭配使用
您可使用MATLAB，Simulink和Stateflow設計和模擬演算法，然後藉由HDL Coder（硬體描述語言轉碼器）產生針對Altera® FPGA的程式碼。在Altera DSP Builder中，你可以使用Altera特定的模塊產生針對Altera FPGA的HDL程式碼；接著透過HDL Verifier (HDL設計驗證工具)，可以驗證不管是由HDL Coder或DSP Builder產生的程式碼驗證及硬體實現工作。
在Simulink中執行系統層級測試平台時，從這些工具所生成的程式碼在HDL模擬器或FPGA板子上執行程式碼驗證時，可協助實現工作正確地進行。
 Altera Corporation
DSP Builder 中創新的合程技術提供時序驅動的 FPGA 實現環境，在該環境下，設計師只需按一下按鈕即可獲得所需的系統性能 — 這將工作效率提高了一個數量級。
閱讀案例 |
使用HDL Coder編撰針對Altera FPGA的程式
使用HDL Coder(硬體描述語言編碼器)，可以從MATLAB，Simulink和Stateflow模型自動生成針對Altera FPGA產品的VHDL和Verilog程式碼。目前在通訊系統工具箱及DSP系統工具箱內的系統物件現已支援該方法。
利用HDL Coder和Altera的Quartus®II，可以自動合成設計和程式，以符合所選擇FPGA板的位元流。HDL Coder可產生VHDL測試平台以進行功能性驗證，此外HDL Coder可輸出高可追溯程式碼的應用程序，以符合如DO-254之認證標準。
HDL Coder搭配使用Altera megafunctions還可以產生針對某些目標硬體的HDL程式碼，符點的megafunctions是一組參數化的浮點IP模塊，優化適合Altera的設備。映射浮點的megafunctions，能使使用者直接合成浮點設計，而不需進行浮點到定點的轉換過程。這種方法有幾個優點：
- 減少的數據精度的損失
- 容許更廣泛的動態範圍建模
- 在程式碼生成過程中跳過一個步驟，節省時間
使用 HDL Verifier 在Altera FPGAs產品中進行驗證
使用HDL Verifier(HDL設計驗證工具)，你可以使用MATLAB或Simulink模型作為系統級的測試平台，以及和來自Mentor Graphics®或Cadence®之HDL模擬器生成的程式碼進行協同模擬以驗證程式碼。您還可以執行硬體迴圈(hardware-in-the-loop)驗證，且再次使用你的模型作為系統級測試台，並產生程式碼於實際FPGA開發板上進行實現。HDL Verifier（HDL設計驗證工具）接受手寫HDL或從HDL Coder或DSP Builder自動產生的HDL程式碼。
HDL Coder和HDL Verifier提供一個整合的環境，可產生、編撰程式和驗證HDL等工作進行FPGAs的實現。
使用 Altera DSP Builder 編撰針對 Altera FPGA 產品的程式
使用DSP Builder，您可以從Simulink模型自動產生針對Altera FPGA的HDL程式碼，而不需直接編寫HDL程式。透過DSP Builder內的Advanced Blockset，使用者可以界定高層級的設計限制(contraints)，例如在Simulink模型中所需要的時鐘頻率和通道數量。接著，DSP Builder能自動產生所選擇的FPGA設備所需的目標RTL及進行優化；由於Advanced Blockset採用時分複用的優化邏輯利用率和自動插入管道階段和寄存器，以滿足設計上的限制，可以實現在FPGA上類似手工優化的HDL程式碼的性能。
DSP Builder使用融合數據通路的技術，結合了高效能、低延遲的浮點工具流程，此功能可讓設計工程師建立結合浮點和定點運算的訊號處理數據通路。
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