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HDL Coder, 硬體描述語言轉碼器

Introduction
取代 Simulink HDL Coder 的新產品,增加了直接從 MATLAB 產生 HDL 程式碼之功能。

硬體描述語言轉碼器可從MATLAB函數、Simulink模型、Stateflow 的圖表產生可攜、和硬體獨立而且可合成的Verilog或VHDL這兩種硬體描述語言程式碼。所產生的HDL(硬體描述語言)程式碼可用於FPGA編程或ASIC之原型化及設計。 HDL Coder提供一自動工作流程advisor可自動化編碼HDL至Xilinx及Altera FPGA上,使用者可以控制HDL架構及實現、標記重要路程、並預估硬體資源的最有效利用,同時本產品也提供Simulink模型與所產生HDL程式碼間的可追溯性,供進行更高精確(high-integrity)設計應用的發展,如採用DO-254標準和其他標準等設計。硬體描述語言產生器還能同時產出test bench,以加快利用HDL模擬工具對硬體程式碼的驗證速度。

本工具箱使用需搭配MATLAB、MATLAB Coder、Fixed-Point Toolbox。

Key Features

  • 可從 MATLAB函數、系統物件、Simulink 模塊產生可合成的硬體程式碼,直接進入硬體實現
  • 可從 Stateflow的圖表產生硬體程式碼,適用於有限狀態機以及控制邏輯的實現
  • 實現目標獨立,產生可合成的VHDL及Verilog程式碼
  • 可產生 IEEE-1076 (和VHDL相容)以及IEEE-1364-2001(和Verilog相容)的硬體程式碼
  • 可在 Simulink下建立bit-true與 cycle-accurate 的模型進行模擬
  • 能夠實現多種速率的 Simulink model 至單一的 HDL clock domain
  • 能夠挑選指定的子系統來產生硬體程式碼
  • 可重覆使用現有的 IP HDL code、互相整合
  • 能自動產生模擬及合成上需要的指令碼
  • 使用Stateflow可控制及實現Mealy及Moore有限狀態的state machine
  • 針對Xilinx及Altera的應用FPGA板子,內建工作流程顧問advisor
  • 提供資源共享以及針對某些區域進行速率權衡(tradeoffs)的重新定時
  • 針對DO-254提供程式碼-至模型以及模型-至-程式碼的可追溯性
  • 通訊系統工具箱( Communications System Toolbox)內的里德所羅門循環碼(Reed-Solomon)、QAM正交振幅調變(Quadrature Amplitude Modulation))、插敘碼(interleaver)可產生HDL程式碼
  • 2013b版本,針對Xilinx的Zynq及Zed板,整合了C和HDL程式代碼產生以及支援其工作流程。
  • 2013b版本,可支援使用者編寫的MATLAB系統物件(system objects),以及增量程式碼產生的模型參考模塊(model reference blocks)。
  • 2014b版本
    - 現可與Xilinx® Vivado 整合
    - 另可產生Altera SoC可用的IP 核心與AXI 介面
  • 2015a版本加入無需執行合成(synthesis)便能評估關鍵路徑的
  • 2016a針對 HDL 優化的 FFT 和 IFFT,支援每秒十億 位元組採樣 (GSPS) 設計的幀(訊框)輸入
  • 2016b 新增自適應流水線功能,可以指定目標時鐘頻率以自動插入流水線,另外新增邏輯分析儀,可用來視覺化和分析轉態和狀態(搭配DSP系統工具箱 (DSP System Toolbox™)使用)

2018b加入 :

  • 導入Verilog新功能:導入可合成的 Verilog程式碼並產生 Simulink 模型